ispLEVER의 새로운 부분들

ispLEVER® 7.1는 래티스 반도체의 가장 최신의 FPGA 디자인 소프트웨어입니다. 예전의 그 어느때 보다도 쉽고 좋게 여러분의 생산성과 디자인 성능을 향상시킬 수 있는 완벽한 툴입니다.

윈도우, 유닉스 그리고 리눅스를 위한ispLEVER는 산업계를 이끌고 있는 Synplicity®의Synplify® Pro VHDL과 Verilog 합성툴과 Verilog와 VHDL 뷰어와 디버거와 같은 강력한 분석기도 포함되어있습니다. 윈도우를 위한 ispLEVER는 예전에 비해서 2~3배 정도의 빠른 타이밍과 펑션 시뮬레이터인 고성능 Aldec Active-HDL 래티스 에디션이 포함되어 있으며, 이는 빠른 시뮬레이션 결과를 제공하며, Verilog와 VHDL 와 혼합된 디자인에 대하여서도 지원합니다.

이 웹페이지는 (예전에 발표된 것 포함)ispLEVER7.1의 새로운 부분에 대해서 고찰 할 수 있도록 제공하고 있습니다. 소프트웨어의 개선된 부분을 자세히 보시려면, ispLEVER 소프트웨어의 도움부분에서 관련된 하이퍼링크를 따라가 보시고, "새로운 부분들"을 열어 보세요.

ispLEVER 에서 이미 알려진 문제점과 문제점 보완부분에 대하여 보시려면, 새로운 래티스 포럼 페이지 [EN] 와 "ispLEVER 7.1 알려진 문제점"을 찾아 보세요.

래티스를 위한Synplify Pro

ispLEVER 7.1 는 래티스를 위한 Synplify Pro가 포함되어 있습니다. ispLEVER에 가치를 더해 주는 부분은 커다란 디자인을 관리하는데 도움을 주고, 래티스 FPGA를 위한 최적의 피팅과 성능을 낼 수 있는 폭 넓은 툴을 포함하고 있습니다.

래티스를 위한Synplify Pro - ispLEVER 7.1의 새로운 부분

이전 ispLEVER에 포함되어 있지 않았던 래티스를 위한 Synplify Pro의 추가적인 주 특징은 다음과 같이 포함되어 있습니다:

• HDL 분석기, 이것은 RTL소스 코드로부터 분석과 검증을 위해 RTL 스케메틱을 자동적으로 생성합니다.
• VHDL과 Verilog 혼용 합성 지원
• 성능 향상을 위한 자동적인 리-타이밍 (조합 로직과 밸런싱 레지스터)
• ASIC 에서 FPGA로 사용된 RTL의 효과적인 실행을 위한 자동적인 게이트된 클럭과 클럭 변경.
• 윈도우, 유닉스와 리눅스 플랫폼 지원.

우리는 래티스 디자인에 관하여 믿을 수 없는 가치에 대하여 매우 고무되어 있습니다.

Aldec Active-HDL 래티스 에디션

ispLEVER 7.1 는 Aldec의 Active-HDL 래티스 에디션(LE)으로부터 풍부한 시뮬레이션 환경을 이용할 수 있습니다.

Aldec Active-HDL 래티스 에디션 - ispLEVER 7.1에서 새로운 부분

이전의 ispLVER에서는 볼 수 없었던 시뮬레이션 특징과 성능을 보실 수 있습니다. Active-HDL LE는 커다란 디자인에 대하여 이전의 솔루션에 비하여 놀랄정도의 빠른 시뮬레이션이 빠릅니다.중요한 Active-HDL LE 특징은 다음과 같습니다:

• 혼용문 시뮬레이션 지원 (VHDL과 Verilog 혹은 SystemVerilog 와 Verilog)
• 웨이브폼에서 Testbench 생성
• 디자인 플로워 관리자
• 작업영역과 디자인 압축
• Synplicity-암호화된 IP 시뮬레이션(VHDL과 Verilog)
• SystemVerilog IEEE 1800 디자인
• 메모리 뷰어

더 많은 정보는 ispLEVER의 도움에 포함되어 있는 Aldec-HDL LE 튜토리얼을 보세요..

새로운 디자인 플래너 특징 & 툴

ispLEVER 디자인 플래너는ispLEVER 7.1에서 래티스만이 유일한 SSO분석기와 같은 새로운 기능을 포함하고 있습니다. 새로운 디자인 플래너는 다음과 같은 특징을 포함하고 있습니다:

• SSO 분석기: 동시성 스위칭 출력 (SSO) 분석기는 같은 시간에 많은 숫자의 출력 드라이버 스위칭에 의해 초래되는 노이즈에 대하여 설명을 해 줍니다. 래티스는 새로운 툴인SSO 분석기를 이용하여 PCB상의 수준에서의 노이즈와 I/O 컨피규레이션을 전압 하락 상태와 그라운드 바운싱을 측정하기위해 적용하는 데 많은 개발을 해 오고 있습니다. 결과물들은 HDML 레포트와 디자인 플래너 툴의 그래픽 패키지 뷰어상으로 해석될 수 있도록 되어 있습니다.
• 타이밍 분석 뷰어 플로워플랜 뷰어에서 타이밍 패스 검증과 셋업 혹은 홀드 타임 분석 실행.
• 향상된 다이얼 로그 박스 필터지원: 하나의 프리퍼런스에 특정화된 다양한 요소를 가질 수 있도록 허용합니다.
• "HDL Export Attributes" 명령: HDL파일상에 UGROUP 과REGION 프리퍼런스를 줄 수 있습니다.
• 추가적인 부분: 상호간의트레이스 레포트, 개선된 EBR과 DSP 블록 정보, 컬러코드화된 포트 그룹과 DQS줄기, 향상된 핀 디스플레이 선택 다이얼로그, 자동화와 사용자 지정 분리, LPF 프리퍼런스 파일을 위한 전처리 기능.

ispLEVER 클래식

과 동시에 발표된, ispLEVER 클래식 1.1은 새로운초전력 CPLD인 ispMACH® 4000ZE를 사용하실 수 있습니다. 10uA보다도 적은 스탠바이 전류와 전원 가이드, 핀별 풀업/풀다운, 버스 키퍼 콘트롤과 260MHz의 성능을 갖는 ispMACH4000ZE는 오늘날 전력 소비에 민감한 포터블 어플리케이션에 가장 이상적인 솔루션입니다.

ispLEVER 클래식은 래티스 CPLD와 구형 FPGA 디자인 환경을 위한 것입니다.

성능 향상

ispLEVER 7.1 은 이전의 ispLEVER에 비하여 커다란 디자인을 수행하는데 있어서 시간상으로 30%이상 단축되었고, 최상 동작 주파수도 평균적으로 5%이상을 가질 수 있도록 최적화 되었습니다.

능동적인 지원

ispLEVER, IP와 FPGA 자원을 우리가 향후에 제품을 개선시키는데 어떻게 이용할 수 있는지에 관한 만족할 만한 정보와 새로운 선택적인 특징들

EPIC 디바이스 편집기

• 신호 검색을 위해 신호 검증 컨피규레이션 다이어로그에 추가된 필터.
• 개선된 신호 검증 과정; 당신은 신호 검증 리스트를 저장할 수 있고 후에 다시 재사용할 수 있습니다.

ispLeverDSP MATLAB/Simulink (윈도우만 지원)

두개의 새로운 블록은 ispLeverDSP 블록셋에서 사용가능합니다: Viterbi 디코더 IP 코어와 MacDSP(DSP 멀티프라이/어큐뮬레이트).

LatticeMico32 시스템 (윈도우 & 리눅스 지원)

• LatticeMico32 디버거는 다른 온-칩 디버거툴과 함께 동시에 동작할 수 있습니다.
• 고정 브랜치 예측기는 예상된 타겟 어드레스에서 명령을 프리패취하고 조건부 브랜치에 대한 극복을 예상할 수 있습니다.
• LatticeMico32 UART 콤퍼넌트는 FIFO들과 함께 이용할 수 있는 특징이 있습니다.

메모리 생성 툴

• MemGen(메모리 생성)을 시작할 때 기본적인 메모리 초기 파일을 보여줍니다.
• 메모리 초기화 파일(.mem)에 데이터 레딧스와 어드레스 레딧스를 저장합니다.

전력 계산기

• 전압, 온도와 클럭 주파수를 가변할 수 있는 새로운 그래픽 지원.
• 새로운 I/O 터미네이션 탭
• 듀티 사이클 필드를 포함한 양방향 신호를 위한 새로운 필드 추가.

프로젝트 네비게이터

• HDL 분석기는 문법 검사과 디자인 구성을 생성과 관련된 전체를 분석합니다.
• 새로운 멀티-탭 소스 윈도우와 검색바.
• 정확한 파일 순서와 합성과 시뮬레이션을 위해 제외할 것을 정의한 사용자 정의 파일 리스트.
• 새로운 소스 다이어로그 박스에는 새로운 소스 타입으로서의 모듈정의 를 할 수 있는 새로운 모듈/IP 생성 선택사항이 있습니다.
• 개선된 TRACE 엔진은 메모리 소모없이도 빠르게 플레이스와 라우팅을 할 수 있습니다.
• 새로운 양방향 합성디자인 과정은 합성기 툴의 환경하에서 부분적으로 작동합니다.
• 가이드 맵핑과 가이드 플래이스와 라우팅 과정은 당신이 디자인을 초소화한 후에 맵핑과 플래이스와 라우팅을 가이드할 수 있도록 합니다.
• 새로운 두가지 PAR 익스플로어 선택사항은 디자인 성능을 증가시키는데 도움을 줍니다
• 30개 이상의 새로운 과정과 프로퍼티는 프로젝트 네비게이터에 추가되어왔습니다.

Reveal 입력기와 로직 분석기

• Reveal 로직 분석기는 다른 온-칩 디버깅 툴과 함께 동시에 동작합니다.
• 정수 타입, 블린 타입, 그리고 사용자-정의 타입은 RTL과정에 VHDL에서 새롭게 지원하고 있습니다.
• 트레이스 신호 셋업 텝에서 새로운 타임스탬프 선택사항은 당신이 캡쳐된 관련 샘플을 확인 할 수 있도록 합니다.
• 로직 분석기에서 당신이 다른 버스간에 다른 레딕스를 사용할 수 있도록 다양한 토큰 레딕스를 지원합니다.
• 코어의 외부로부터 출력 트리거 신호를 액티브 하이 혹은 로우로 특정화 할 수 있습니다
• 트리거 출력 신호의 펄스 폭을 특정화 할 수 있습니다.

스케메틱 편집기

• 스케메틱 라이브러리의 업데이트와 확장
• 새로운 네트와 심벌 어트리뷰트는 LatticeSC™ 의 I/O 라이브러리 성분을 관리하기 위하여 포함되었고, SLICE와 LUT수준은 INIT, COMP와 LOC 같은 것을 관리합니다.

기존 릴리즈 요약