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ispLEVER Starter is currently unavailable for download. Check back here soon for updates!
ispLEVER 스타터는 LatticeXP2, LatticeXP, LatticeECP2, LatticeECP/EC, 그리고 MachXO 디바이스 제품군을 위해 완벽한 디자인 솔루션을 지원하며, 래티스 합성툴인 Synplify 와 Aldec의 Active-HDL래티스 웹 에디션 RTL 과 타이밍 시뮬레이터를 포함하여 다운로드 할 수 있습니다. 이렇게 다운로드 한 것과 ispVM System과 최신의 LatticeMico32 임베디드 프로세서가 함께하면 완벽한 프로그램에 대한 개념과 디자인 환경을 갖출 수 있습니다.
ispLEVER 스타터는 Windows Vista (32-bit), Windows XP or Windows 2000 OS상에서 동작합니다.
래티스 CPLD와 구형 FPGA를 디자인하기 위해서는 ispLEVER 클래식 소프트웨어를 다운로드 하세요. 당신은 ispLEVER 스타터와 ispLEVER 클래식을 동시에 인스톨 하실 수 있습니다.
ispLEVER 스타터 소프트웨어는 2008년 9월 22일에 업데이트 되었으며 현재 ispLEVER 7.1 SP1 로 배포하고 있습니다.
ispLEVER의 다운로드, 인스톨과 라이센스를 위해서는 아래의 세 단계를 따라하세요.
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ispLEVER 스타터 컨피규레이션 다운로드
융통성있는 컨피규레이션과 가능한 빠른 다운로드 과정을 위해서, ispLEVER-스타터는 모듈화하였습니다. 당신이 구축하고자 하는 디자인 환경을 위하여 아래 표에서 적절한 모듈을 선택할 수 있도록 참고하세요.
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ispLEVER 스타터 모듈
| 모듈 |
디바이스 지원/특징 |
다운로드 |
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프리미어 모듈 : 이것은 ispLEVER 스타터 소프트웨어를 구동하기위해 요구되는 모듈이고, 최초로 인스톨되어야 합니다 이것에는 ispLEVER Project Navigator, 그리고 모든 툴과 가장 인기있는 최신의FPGA를 구현하는데 필요한 디바이스 라이블러리가 포함되어 있습니다.
노트: 이 모듈은 단지 EDIF형태의 디자인 프로젝트만을 지원합니다. Verilog 혹은 VHDL 디자인 지원을 위해서는 아래에 있는 합성 모듈중 하나를 다운로드 하세요.
새로운 소식: ispLeverDSP 는 ispLever 7.1 스타터에 일부로 포함되어 있습니다. ispLEVER 스타터에 있는 ispLeverDSP를 사용하기 위해서는 당신의 시스템 패스(PATH) 환경에 다음과 같은 패스를 추가하세요:
<isplever_strt_install_path>\ispLeverDSP
<isplever_strt_install_path>\ispfpga\bin\nt
<isplever_strt_install_path>\ispfpga\data
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FPGA
LatticXP2: All
LatticeECP2: All
(Does not include LatticeECP2S family)
LatticeECP: All
LatticeEC: All
LatticeXP: All
CPLD
MachXO: All
Note: The MachXO crossover PLD is treated as an FPGA in the ispLEVER design flow.
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프리머어 모듈 (.exe 780MB) |
Synplify 합성 모듈: 이것은 Synplicity®사의 합성툴로서 래티스 버전으로 선택사항 모듈입니다. 이것은 당신이 래티스 CPLD와 FPGA를 위한 HDL 디자인을 합성할 수 있도록 합니다. 지원하는 HDL 언어; VHDL, Verilog 1995, Verilog 2001.
미국 수출 규정에 의해, 당신은 링크를 클릭하자마자 다운로드 링크를 최초로 요구해야 합니다. 다운로드 링크와 지시사항은 e-mail을 통하여 당신에게 보내집니다.
당신이 이미 인스톨한 제 3자 합성툴과 같이 사용하시고자 한다면 아래의 과정을 따라 주시면 됩니다:
1. In Project Navigator 에서, choose Options > Environment 선택.
2. Directories tab 을 선택.
3. Synplify 혹은 Precision 항목에서 합성툴 브라우저를 열어서 확인합니다.
4. 예를 들면, 만약Synplify Pro를 사용한다면, SynplifyPro 선택한 후, OEM 툴을 제거하세요.
5. OK를 클릭.
Note: All Lattice IP core performance is certified using Synplify Pro.
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HDL synthesis |
Synplify 합성 모듈 요청 폼 |
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Aldec 래티스 웹 에디션 (LWE) 모듈: 이것은 Aldec의 Active-HDL LWE 시뮬레이션 환경을 추가한 선택적인 모듈입니다.
ispLEVER Project Navigator 상에서 Active-HDL 래티스 웹 에디션을 직접 동작시키려면 아래의 인스톨 수행을 진행하시면 됩니다.
1. Project Navigator에서, Options > Environment 선택
2. Directories tab 선택.
3. Active-HDL하에서, 브라우져를 열고 클릭.
4. Active-HDL 래티스 웹 에디션이 인스톨된 디렉토리 패스를 설정 (예. C:\7 .1Starter\active-hdl) 한 후, OK를 클릭.
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Simulation |
Aldec Active-HDL LWE (.exe 291MB) |
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각ispLEVER 스타터 모듈 인스톨
인스톨 과정을 시작하기 위해서 프리미어 모듈을 시작으로, 다운로드 파일을 더블 클릭합니다.
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ispLEVER 스타터 라이센스
ispLEVER-스타터는 정당한 소프트웨어 라이센스를 요구합니다. 라이센스를 얻기 위해서는 6개월간 유효한 라이센스 요구하기 위해 licensing page 를 방문하세요. 라이센스 파일은 이메일로 제공됩니다.<install_path>/License 에 license.dat 파일을 저장하세요. 이렇게 되었을 경우, ispLEVER-스타터는 동작 준비가 되어있는 것입니다.
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