미리 장착된 소스 싱크로너스 인터페이스

소스 싱크로너스 인터페이스의 사용증가

하드웨어 설계자들은 소스 싱크로너스 인터페이스 사용을 점점 더 늘리고 있는 추세입니다. 이러한 사용 증가는 저가의 DDR1 또는 DDR2 DRAM 메모리의 사용, 고속의 ADC 및 DAC와의 인터페이스 요구 또는 SPI4.2와 같은 여러 통신 표준과의 인터페이스 필요에 따른 결과입니다.

소스 싱크로너스 인터페이스에의 도전

소스 싱크로너스 인터페이스의 사용이 성능과 가격목표에 종종 필수적인 요소가 되지만FPGA의 사용자에게는, 특히 저가 FPGA를 사용한 경우에는, 쉽지않은 주요한 도전입니다. 요구되는 특성은 다양하지만, 각 인터페이스의 목표는 통상적으로 아래의 내역을 포함하는 것이 보통입니다 :

• DDR (Double Data Rate) 데이터 스트림을 SDR (Single Data Rate)로 변환
• I/O와 FPGA 패브릭상의 데이터 속도 매칭
• 데이터 클럭(스트로브 또는 DQS 시그널이라고도 종종 불리우는)과 데이터의 얼라인먼트
• 인터페이스 클럭 도메인으로부터 FPGA클럭 도메인으로의 데이터 전환

래티스ECP2/M디바이스는 소스 싱크로너스 인터페이스를 미리 장착하여 제공합니다.

LatticeECP2/M디바이스내에 있는 I/O셀은 DDR1/2메모리, SPI4.2 시스템 및 고속ADC/DAC에서 사용되고 있는소스 싱크로너스 인터페이스를 쉽게 구현할 수 있도록 미리 장착된 다수의 항목을 포함하고 있습니다.

• 정밀한 DQS/Strobe 지연
• 전용 DDR 레지스터(Mux및 Demuxing동작을 위한)
• 자동화된 DQS와 시스템 클럭간의 전환
• I/O속도와 FPGA패브릭의 속도를 매칭시켜주는 2:1 기어박스 로직
• 낮은 스큐 에지 클럭

위의 하이라이트된 항목은 533Mbps DDR1/2 메모리 인터페이스와 840Mbps 제너릭 소스 싱크로너스 인터페이스을 포함하는 다양한 인터페이스를 구현하기 위하여 ispLEVER툴과 손쉽게 결합되어 질 수 있습니다.