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Serializer-DeSerializer
LatticeSC 디바이스 특징은 flexiPCS라 불리는 산업계에서 다용도로 사용되는 Physical Coding Sublayer(PCS)블록으로 이루어진 32 채널까지 지원하는 임베디드 SERDES가 있습니다. SERDES와 flexiPCS블록은 다양한 산업계 표준의 고속 데이터 전송 프로토콜을 지원할 수 있도록 구현할 수 있습니다.
각각의 SERDES 채널은 3.4Gbps 데이터 레이트로 고속의 양방향 직렬 데이터 전송을 위한 송, 수신의 전용 회로를 포함하고 있습니다. flexiPCS로직은 데이터 정렬과 SONET (STS-12/STS-12c, STS-48/STS-48c, 그리고 10Gbps지원을 위한 TFI-5)포함한 프로토콜, 기가비트 이더넷(IEEE 1000BASE-X규격과 호환), 10GbE(XAUI)1.02 또는 2.04Gbps Fiber 채널, PCI-Express, 그리고 직렬 RapidIO로 구현 될 수 있습니다. 추가적으로, 로직 기반의 프로토콜은 자체적인 고속 데이터 인터페이스 디자인에서 사용자가 융통성을 허용하도록 부분적 지원과 완벽한 지원을 할 수 있습니다.
PCS는 또한 SERDES와 FPGA로직으로 직접적인 8 혹은 10-bit인터페이스가 가능하도록 바이패스 모드를 지원합니다. 각각의 SERDES핀은 또한 독립적인 DC 커플링될 수 있고 일부 직렬 디지털 비디오 어플리케이션에 요구되는 같은 SERDES상에서 고속과 저속 동작을 지원합니다.
LatticeSC SERDES 특징과 잇점
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최대 32 채널의 고속 SERDES
- 채널당 600 Mbps 에서 3.8 Gbps
- High RX Jitter Tolerance (0.8UI at 3.125G)
- Low TX jitter (0.25 UI at 3.125G)
- 저전력 ( 채널당 100 mW)
- SERDES Only mode 는 FPGA 로 직접적으로 8 혹은 10bit 로 인터페이스 허용
- Out-of-band signal interface allows same pin operation down to DC rates
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flexiPCS: 기능이 풍부한 임베디드 Physical Coding Sublayer (PCS)
- 디바이스마다 최대 32 채널 full-duples 데이터 지원
- 하나의 Chip 상에서 다양한 프로토콜을 지원
- 대중적인 팻킷 기반 표준 지원
- 8b/10b 인코딩 / 디코딩 지원
- SONET 지원
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PCI Express [EN]
- PCI Express 데이터 스크램블링과 디스크램블링 ( 각 D1.0 and D1.0a polynomials)
- 1 배속에서 32 배속 PCI-Express 지원을 위한 멀티 채널 동기화
- 수신 감지
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기가비트 이더넷
- 싱글 채널은 1G 이더넷 링크에서 GMII 까지 FPGA 로직 인터페이스 지원
- IEEE 1000BASE-X 호환
- 8b10b 인코딩 / 디코딩
- 자동 네고세이션 모드로 Clause 22 PHY 레지스터 접속
- 콤마 캐릭터 워드 동기화
- 클럭 톨러런스 보상 회로
- CRC 생성 / 검증
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10Gb 이더넷
- Single Quad (4 채널 ) 은 FPGA 로직 인터페이스로 XAUI 인터페이스 규격을 지원
- 10GbE /A/K/R/ idle 삽입 및 제거
- 10GbE 동기 스테이트 머신은 콤마 동기 제어
- 10GbE XAUI 디스큐 스테이트 머신은 멀티 채널 제어 , 그리고 동기 상태 감시
- 클럭 톨러런스 보상 로직은 idle 삽입 및 제거를 수행
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Fibre 채널
- 링크 상태를 보고하기 위한 Fibre 채널 링크 스테이트 머신 지원
- disparity 정정을 위한 Fibre 채널 EOF 순서 컨버젼
- 1.02/2.04 Gbps Fibre 채널은 싱글 채널과 10G Fibre 채널은 하나의 quad(4 채널 ) 을 지원
- 각각의 송 수신 채널을 위한 1.02 or 2.04 Gbps 독립적인 선택
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직렬 RapidIO
- 송신 패스에 랜덤 /A/K/R/ 삽입과 수신 패스에 idle 교체
- 1 배속에서 32 배속의 RapidIO 지원을 위한 멀티 채널 동기화
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SONET 기반 기능
- STS-48 과 STS-12 프래이머
- 하나의 STS-12/STS-12c 혹은 STS-48/STS-48c 프래임내에 연속적인 길이를 지원
- A1,A2 와 같은 Auto-TOH 삽입과 송신된 데이터 프래임에 B1 bytes 섹션 삽입
- 스크램블링과 디스크램블링 호환하는 SONET
- B1 점검 , AIS 삽입 / 점검 그리고 RDI-L 삽입과 점검
- STS-1 단위로 STS-48/STS-12 포인터 해석 기능
- TFI-5 링크 레이어 지원
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멀티 채널 동기화를 위한 다양한 프로토콜
- 데이터 동기를 위한 두개 채널 , 네개 채널 여러 개의 네개 채널 공급
- 두개의 SC 디바이스간에 데이터 동기화 ( 최대 64 채널까지 )
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라인과 FPGA 로직간의 자연스런 클럭 전환을 위한 클럭 도메인 관리
- FPGA 코어로의 2:1 데이터 변환 능력
- FPGA 로 Primary 와 secondary 클럭라인을 여러 개의 송수신 클럭으로 연결할 수 있는 기능
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개선된 시스템 검증과 시험을 위한 루푸백 모드
- Far End 루푸백 (Receive to Transmit) 은 SC 디바이스에서 SC 디바이스로의 라인 연결 테스트를 위해 제공
- Near End 루푸백은 (Transmit to Receive) 은 PCS/FPGA 로직 인터페이스에 걸친 연결 테스트를 위해 제공
- 집적된 2 7 과 2 31 PRBS 생성기와 점검기는 루푸백 테스트를 위해 랜덤한 데이터 패턴을 생성하는데 이용
- 오류 삽입과 인터럽트 능력
추가로 읽기: 패킷 기반의 직렬 전송을 LatticeSC SERDES와 flexiPCS는 인에이블 하는 방법
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